一、问题：先进制程面临图案转移挑战 随着逻辑芯片制程向2纳米及以下推进，器件特征尺寸不断缩小，对光刻分辨率、工艺窗口和缺陷控制提出了更高要求；虽然高NA EUV被认为是实现更小节点的关键技术，但从曝光到实现高良率的器件层转移仍面临诸多挑战，包括材料体系、工艺整合和制造稳定性等问题，特别是光刻胶在高分辨率条件下需要平衡灵敏度、线边粗糙度和抗刻蚀能力。 二、原因：传统光刻胶难以满足高NA EUV需求 目前EUV光刻主要采用化学放大光刻胶和湿法显影工艺。随着NA EUV分辨率提升，随机缺陷控制难度加大，材料吸收效率不足会提高曝光剂量，影响产能并增加图形噪声风险。同时，为保持图形精度往往需要多重图案化工艺，这又会导致成本上升和良率波动。如何在更高分辨率和可量产工艺之间找到平衡点，成为1纳米以下制程发展的关键问题。 三、影响：干法光刻胶有望提升良率 根据合作双方披露的信息，此次将引入泛林集团的Aether干法光刻胶技术，结合高NA EUV进行工艺验证。该技术采用气相前驱体沉积和等离子体干法显影，可减少工艺步骤，降低图案劣化风险。测试数据显示，其金属有机材料对EUV光的吸收率高于传统碳基材料，有望在降低曝光剂量的同时保持单次曝光能力。此前Aether技术已被一家存储器厂商用于先进DRAM生产。 高NA EUV及其配套材料的成熟将直接影响先进逻辑器件和高密度互连的发展进程，并推动光刻、刻蚀、沉积等环节的技术升级。市场分析指出，随着制程进步，掩模版等关键耗材市场将迎来增长，产业链格局可能出现新变化。 四、对策：聚焦全流程验证与技术创新 双方将在过去7纳米工艺、纳米片晶体管架构等合作基础上，开展为期五年的联合研发。重点包括：一是建立完整的纳米片/纳米堆叠器件工艺流程，提升结构控制和层间一致性；二是推进背面供电技术整合，通过背面供电网络释放正面布线资源，改善互连性能和能效。 五、前景：材料突破是关键 高NA EUV要实现大规模量产，不仅需要先进光刻机，更需要光刻胶、刻蚀转移等环节形成系统解决方案。干法光刻胶如能稳定量产，将为先进制程提供更可靠的工艺路径。同时，新器件架构要求更复杂的工艺整合，尽早完成跨设备、跨材料的验证将有助于加快量产进程。 业内专家表示，未来高NA EUV将与其他图案化技术共同发展，但降低成本、提高良率和确保供应链稳定仍是核心目标。在1纳米以下节点竞争中，谁能率先实现可复制的高良率工艺路线，谁就能占据市场优势。
随着摩尔定律接近物理极限，这场涉及材料、设备和架构的创新不仅代表半导体技术的突破，也反映了全球科技竞争的新格局；在全球竞相发展芯片技术的背景下，平衡开放合作与自主创新至关重要。中国半导体产业需要借鉴国际经验，加快构建自主创新体系，才能在未来的技术竞争中赢得主动。