问题——存储子系统正成为SoC性能“短板” 业内普遍认为，算力快速提升、应用负载日益复杂的背景下，存储带宽与访问时延已成为多类SoC的系统级瓶颈之一。一上，端侧与车载智能功能推动模型、图像与多媒体数据规模增长，要求更高持续吞吐与更短响应时间；另一方面，系统软件体量增加、任务并发度提高，使得存储访问频次与实时性要求同步上升。当存储能力跟不上计算与内存子系统的提升节奏，整体体验与能效将受到制约。 原因——提升带宽面临功耗、面积与周期的多重约束 存储接口升级并非简单“加宽、提频”。在移动与车载等场景中，功耗与散热预算紧张，封装尺寸与芯片面积受限，产品导入周期持续压缩，同时对可靠性和风险控制的要求更为严苛。传统路径若一味扩大接口宽度或提高时钟频率，往往带来功耗上升、信号完整性挑战加剧以及验证周期拉长，进而影响产品上市节奏与成本控制。 影响——接口标准与IP成熟度决定产业升级速度 在产业链协同中，接口标准的演进需要协议层、链路层与物理层共同成熟。对面向UFS 5.0的新一代存储技术来说，若缺乏经过验证的端到端实现，芯片厂商在集成与验证阶段将面临更高不确定性，影响新标准导入速度。尤其在高数据率条件下，链路训练、均衡与误码控制对系统稳定性至关重要，任何环节不完善都可能拖慢生态推进。 对策——三层集成与硅验证降低导入门槛、提升确定性 针对上述挑战，新思科技推出覆盖UFS 5.0、UniPro 3.0与M-PHY v6.0的完整IP解决方案，将协议层、链路层和物理层进行一体化集成，以减少客户在跨层适配、联调与验证上的复杂度。技术层面，M-PHY v6.0通过引入PAM4调制提升单通道速率，在不增加接口宽度的前提下满足更高带宽需求，有助于在面积与系统复杂度受限的情况下实现性能跃迁；在更高Gear速率下，涉及的链路训练与均衡流程用于保障信号质量与可靠运行。位于PHY之上的UniPro 3.0则从链路与传输效率入手，通过更精简的编码与通信机制降低开销，提升数据在高速通路中的有效传输效率，同时尽量维持系统软件接口的延续性，降低系统迁移成本。 值得关注的是，新思科技同时披露，已在台积电N2P工艺节点完成M-PHY v6.0硅验证，展示Gear6B工作模式下单通道23.3GBaud/s（46.7Gbit/s）的能力。业内人士认为，硅验证意味着关键物理层能力从设计走向可验证、可量产路径的重要一步，有助于增强产业客户对新一代接口落地的信心，并为后续SoC平台规划与产品节奏提供更明确的技术依据。 前景——高带宽、低功耗存储接口将加速进入多场景应用 从应用端看，端侧智能、车载域控与高分辨率影像等趋势仍将推高对存储带宽与能效的综合要求。随着UFS 5.0相关实现逐步成熟，结合先进制程与更高效的链路机制，未来高带宽存储接口有望在更多高端移动设备、车载计算平台及数据密集型嵌入式系统中加快导入。，标准落地速度仍取决于控制器、存储器件、软件栈与测试验证体系的协同完善。业界预计，经过验证的端到端IP方案将成为推动生态形成、缩短研发周期、降低系统风险的重要抓手。
在全球数字化进程加速的背景下，存储技术的革新正从单纯的性能竞赛转向系统性优化。新思科技此次技术突破不仅解决了产业的迫切需求，更通过架构级创新为下一代计算平台奠定基础。随着半导体工艺逼近物理极限，融合协议优化、信号处理与制程协同的全栈式解决方案，或将成为突破"存储墙"困境的主流路径。